请简述Verilog的延时模型。

请简述时序分析的对象。

A. 建立/保持时间
B. 门级时延
C. 最差时延
D. 时钟频率

请给出时序分析的4种时序路径。

A. 输入到寄存器
B. 输入到输出
C. 寄存器到寄存器
D. 寄存器到输出

请简述STA的含义和特点。

A. 本质上是对延迟信息的计算,分析设计是否满足时序要求,无须加激励,而是直接对所有信号路径的延迟信息进行计算和比较,分析设计是否满足时序约束的要求。
B. 本质上是基于周期事件驱动的仿真,针对特定的输入所产生的输出,来分析所仿真的电路是否满足设定的性能要求。
C. 可以给出电路最长延迟。不需要生产庞大的测试向量
D. 结果直观;如果输入值不变,则将得到相同的输出值;仿真器需要模拟设计工作时的真实环境,即testbench。
E. 可能存在虚假路径;只适用于同步电路。
F. 不存在虚假路径;可以适用于同步电路和异步电路。

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请简述DTA的含义和特点。