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下列描述中采用时钟正沿触发且 reset 异步下降沿复位的代码描述是（）

A. always @(posedge clk, negedge reset)if(reset)
B. always@(posedge clk, reset)if (!reset)
C. always @(posedge clk, negedge reset)if(!reset)
D. always @(negedge clk, posedge reset)if (reset)

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下列代码描述中，不能产生时序逻辑的（）

A. always (*)begainif (a&b) rega=c;elserega=0;end
B. always (*)begainif (a&b) rega=c;y=rega;end
C. always @(a)begainCase(a)2’b00: out=4’b0001;2’b01: out=4’b0010; 2’b10: out=4’b0100;endcaseend

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在verilog语言中整型数据与（）位寄存器数据在实际意义上是

A. 8
B. 16
C. 32
D. 64

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A. for....join
B. assign/deassign
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ｒｅｇ型变量的初始值一般是什么（）

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