请说明Verilog HDL语言进行电路功能描述的常用方式。
A. 函数调用
B. 数据流描述(assign)
C. 行为级描述(always/initial)
D. 结构化描述(例化)
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请说明过程语句中的赋值方式及适用电路。
A. 过程语句包括非阻塞赋值(<=)和阻塞赋值(=)
B. <=常用于时序电路赋值，=常用于组合电路赋值
C. 过程语句包括阻塞赋值(<=)和非阻塞赋值(=)
D. <=常用于组合电路赋值，=常用于时序电路赋值
请说明什么是结构化描述。
A. 结构化设计类似于创建电路图,通过对电路层次和组成结构进行描述来建模
B. 和C语音赋值功能相同
C. 类似C语言调用函数的方式
D. 将现有的电路单元或模块作为“元件”来调用(例化)和连接,并使用线网连接各部分来构成一个模块的结构。
Verilog的端口模式有几种?分别有何特点?
A. 端口模式有两种:input、output。
B. 端口模式有三种:input、output和inout。
C. input:输入端口,定义的通道单向只读,信息只能由此端口输入。
D. output:输出端口,定义的通道单向输出(写),信息只能由此端口输出。
E. inout:双向端口,定义的通道输入输出双向端口,信息既能从此端口输入。也能从此端口输出,即可读也可写。
边沿触发型时序电路的Verilog程序中,异步控制信号和同步控制信号如何形成?
A. 异步控制信号形成时,不需要在敏感信号表中给出对应描述,如posedge B或negedge B;但在always过程中必须明示控制信号的逻辑行为。
B. 异步控制信号形成时,除了在敏感信号表中给出对应描述,如posedge B或negedge B;在always过程中必须明示控制信号的逻辑行为。
C. 同步控制信号如何形成时,可以出现在敏感信号表中，并直接在always过程中必须明示控制信号的逻辑行为。
D. 同步控制信号如何形成时,不允许以任何形式出现在敏感信号表中，需要直接在always过程中必须明示控制信号的逻辑行为。
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