题目内容

下列哪一个表述是正确？

A. always@(posedge CLK or RST)
B. always@(posedge CLK or D or Q)
C. always@(posedge CLK or negedge RST)
D. always@(posedge CLK or negedge RST or A)

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下列程序中的空格应为：。module CNT4 (CLK,Q);‏output [3:0] Q; input CLK;‏reg [3:0] Q ;‏always @(posedge ____)‏Q <= Q+1 ;‏endmodule

A. [3:1]
B. CLK
C. output
D. Q

含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q<=____?0:D;endmodule空格处应该填入.

A. RST
B. D
CLK
D. Q

含清0控制的锁存器‏‌module LATCH3(CLK,D,Q,RST);‏‌output Q;‏‌input CLK,D,RST;‏‌____ Q;‏‌always@(D or CLK or RST)‏‌if (!RST) Q<=0;‏‌else if (CLK) Q<=D;‏‌endmodule‏‌空格处应该填入。

A. CLK
B. input
C. RST
D. reg

module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);‎reg [3:0] Q1; reg FULL;‎wire LD;‎always@(posedge CLK or negedge RST)‎ if (!RST) begin Q1<=0; FULL<=0; end‎ else if (LD) begin Q1<=D; FULL<=1; end‎ else begin Q1<=Q1+1; FULL<=0; end‎assign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;‎endmodule‎该模块实现的功能是。

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