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在Verilog HDL中，非阻塞赋值语句是始终有效的，即只要等号右边的值一旦发生变化，则等号左边的变量就会发生相应的变化()。

A. 对
B. 错

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FPGA器件内部寄存器所需的最小建立保持时间和工作时钟频率无关()。

A. 对
B. 错

模块内部信号的声明，reg类型必须要声明，wire类型可以不用声明()。

A. 对
B. 错

逻辑综合阶段包括语法检查和设计规则检查、网络表提取以及逻辑优化和综合()。

A. 对
B. 错

元件例化语句位置关联时位置必须一一对应。（）

A. 对
B. 错