题目内容

在verilogHDL的always块本身是（）语句。

A. 顺序
B. 并行
C. 顺序或并行
D. 不一定

查看答案

搜索结果不匹配？点我反馈

更多问题

关于如下描述，正确的说法是。（）always @(a or b or c or d)beginout=(a&b&c)|(d&e);end

A. 这种描述是错误的。
B. 该电路不可综合。
C. 该电路可以综合，但生成的不是纯组合逻辑。
D. 以上说法都不对。

Verilog有4种循环语句，不可综合的循环语句是：

A. for
B. while
C. repeat
D. forever

always语句中的敏感信号列表，表述正确的有：

A. 用or连接所有敏感信号
B. 用逗号区分所有敏感信号
C. 省略形式 always @*
D. 省略形式 always @（*）

设计模块中的任何顺序语句都必须放在过程语句结构中。

A. 对
B. 错