reg 类型变量和wire类型变量都对应电路上的一根线。
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wire /reg 可以在always结构中被赋值。
A. 对
B. 错
wire /reg 可以在always结构中被读取。
A. 对
B. 错
Always @ ( posedge clk) beginIf(clr || out>=9) out<=0;else out<=out+1; end这个clr是异步清零。
A. 对
B. 错
always @(a,b,c)d=a&b|c;a,b,c,d必须定义为REG类型，但最后生成的是组合电路。
A. 对
B. 错
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