超星 - 第十六周作业 - 查题吧

判断题

cpld更适合组合逻辑设计,基于乘积项结构;fpga更适合时序逻辑设计,基于查找表结构.

A. 对
B. 错

判断题

信号在逻辑器件内部经过连线和逻辑单元时,都有一定的延时.延时时间受到连线长度和逻辑单元个数及环境因数有关,所以在门输入的多个信号同时发生变化时会出现尖峰信号,这些尖峰信号称为”glitch”,如果组合逻辑中有glitch,这个电路就存在”冒险”.

A. 对
B. 错

判断题

模块内容是嵌在module 和endmodule两个语句之间。

A. 对
B. 错

判断题

每个模块首先要进行端口定义，并说明输入和输出口（input、output或inout），然后对模块的功能进行定义。

A. 对
B. 错

判断题

除了endmodule等少数语句外，每个语句的最后必须有分号。

A. 对
B. 错

判断题

可用 /……/ 和 //……对Verilog程序作注释。

A. 对
B. 错

判断题

assign语句只能用于组合逻辑的赋值，称为持续赋值方式。

A. 对
B. 错

判断题

以下是三人表决器的verilogHDL程序，请判断是否正确。module vote (a,b,c,f);input a,b,c;output f;assign f=(a && b)|| (a && c) || (b && c);endmodule

A. 对
B. 错

判断题

以下是Verilog设计四位加法器。请判读是否正确。module adder4 (a,b,y);input[3:0] a,b;output[4:0] y;assign y=a+b;endmodule

A. 对
B. 错

判断题

Verilog的数据类型有0、1、X、Z四种逻辑值。其中0、1、Z可综合，X表示不定值，通常只用在仿真中。

A. 对
B. 错

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