cpld更适合组合逻辑设计,基于乘积项结构;fpga更适合时序逻辑设计,基于查找表结构.
查看答案
信号在逻辑器件内部经过连线和逻辑单元时,都有一定的延时.延时时间受到连线长度和逻辑单元个数及环境因数有关,所以在门输入的多个信号同时发生变化时会出现尖峰信号,这些尖峰信号称为”glitch”,如果组合逻辑中有glitch,这个电路就存在”冒险”.
A. 对
B. 错
模块内容是嵌在module 和endmodule两个语句之间。
A. 对
B. 错
每个模块首先要进行端口定义，并说明输入和输出口（input、output或inout），然后对模块的功能进行定义。
A. 对
B. 错
除了endmodule等少数语句外，每个语句的最后必须有分号。
A. 对
B. 错
微信支付 
支付宝支付