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input a,b,c,d;assign high = {a,b,c,d};你觉得high是多少位最合适

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我们这门课使用的HDL语言是

AHDL
B. VHDL
C. VERILOG
D. ABEL

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verilog 的基本结构是：

A. 函数
B. 子程序
C. 模块
D. 实体

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output [3:0] Tx ,定义Tx是一个4位的变量，若将其第2位置1，则代码为

A. assign Tx=1<<2;
B. assign Tx[2]=1;
C. assign Tx|=1<<2;
D. assign Tx=2;

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下列关于verilog 语句正确的是

A. module x(a,b,c,d)input a,b;output c,d;assign c=a&b;assign d=a|b;endmodule
B. module x(a,b,c,d){input a,b;output c,d;assign c=a&b;assign d=a|b;}
C. module x(a,b,c,d);input a,b;output c,d;assign c=a&b;assign d=a|b;endmodule
D. module x(a,b,c,d);input a,b;output c,d;c=a&b;d=a|b;endmodule

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