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VHDL 是 Verilog HDL的简称。（）

A. 对
B. 错

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函数的定义与调用须在一个module模块内。（）

A. 对
B. 错

Verilog HDL各always语句是并行执行的，而且内部是顺序执行的()。

A. 对
B. 错

Verilog程序一行可以写几个语句，一个语句也可以分多行写。（）

A. 对
B. 错

组合逻辑中不能用锁存器，时序逻辑中可以用锁存器()。

A. 对
B. 错