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Verilog的基本设计单元是 。它是由两部分组成,一部分描述 ;另一部分描述 ,即定义输入是如何影响输出的。

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用assign描述的语句我们一般称之为组合逻辑,并且它们是属于 语句,即于语句的书写次序 。而用always描述的语句我们一般称之为组合逻辑或时序逻辑,并且它们是属于串行语句,即于语句的书写有关。

Verilog中阻塞赋值的赋值运算符为。

Verilog中1位逻辑变量的取值有0,1,和。

FPGA的中文名称是: 。

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