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一个电路的Verilog HDL模块的定义是以关键字开始，以关键字结束。

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一个电路的Verilog HDL模块声明包括和。

除了endmodule语句外，每个语句的最后必须有结束符。

用Verilog HDL描述的电路设计称为，即该电路的Verilog HDL模型。

Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z，其中0表示低电平状态，1表示高电平状态，X表示，Z表示。