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Verilog中的模块名或者变量名不能包含( )。

A. _
B. 空格
C. $
D. 大写字母

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FPGA结构的与门个数等于( )。

A. 2n-1
B. 2n-1
C. 2n
D. 2n+1

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不属于FPGA可编程资源的模块是( )

A. 开关阵列
B. 译码器
CLB
D. RAM

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时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3setup和保持时间T3hold应满足( )。

A. T3setup>T+T2max, T3hold>T1min+T2min
B. T3setup>T2max+T1max, T3hold>T1max+T2min
C. T3setup>T+T1max+T2max, T3hold>T+T2min
D. T3setup>T+T1max, T3hold>T1min+T2min

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Mealy状态机其特点是( )。

A. 状态数较少
B. 描述简单
C. 隔离输入输出
D. 关联输入输出

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Verilog中的模块名或者变量名不能包含( )。

A. _ B. 空格 C. $ D. 大写字母

FPGA结构的与门个数等于( )。

不属于FPGA可编程资源的模块是( )

时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3setup和保持时间T3hold应满足( )。

Mealy状态机其特点是( )。

A. _
B. 空格
C. $
D. 大写字母