时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3setup和保持时间T3hold应满足( )。
A. T3setup>T+T2max, T3hold>T1min+T2min
B. T3setup>T2max+T1max, T3hold>T1max+T2min
C. T3setup>T+T1max+T2max, T3hold>T+T2min
D. T3setup>T+T1max, T3hold>T1min+T2min
当FPGA外部电容为300pF加3.6V电压时,输入上升沿过渡时间变化一般可以估计为( )。
A. –ln(0.1)*50*300*10-12
B. –ln(0.1)*50*300*10-9
C. –ln(0.1)*300*10-12
D. –ln(0.9)*50*300*10-12
E. –ln(0.9)*300*10-12
F. –ln(0.9)*50*300*10-9
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