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定义一个容量为32，字长为16位的存储器myram：。

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定义一个16位的寄存器cnt：；

已知a=4‘b1001，若y= a >>2，则y的值为。

Verilog的基本设计单元是。它是由两部分组成，一部分描述；另一部分描述，即定义输入是如何影响输出的。

用assign描述的语句我们一般称之为组合逻辑，并且它们是属于语句，即于语句的书写次序。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。