题目内容

下列语句中不能在过程中的使用的语句是：________。

A. if-else
B. assign
C. begin-end
D. while

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不完整的if语句，其综合结果可以实现：________。

A. 时序逻辑电路
B. 条件相或得组合逻辑电路
C. 双向控制电路
D. 三态控制电路

在verilogHDL的always块本身是（）语句。

A. 顺序
B. 并行
C. 顺序或并行
D. 不一定

关于如下描述，正确的说法是。（）always @(a or b or c or d)beginout=(a&b&c)|(d&e);end

A. 这种描述是错误的。
B. 该电路不可综合。
C. 该电路可以综合，但生成的不是纯组合逻辑。
D. 以上说法都不对。

Verilog有4种循环语句，不可综合的循环语句是：

A. for
B. while
C. repeat
D. forever