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采用assign赋值的变量均定义为类型。

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定义一个容量为32,字长为16位的存储器myram:。

定义一个16位的寄存器cnt: ;

已知a=4‘b1001,若y= a >>2,则y的值为。

Verilog的基本设计单元是 。它是由两部分组成,一部分描述 ;另一部分描述 ,即定义输入是如何影响输出的。

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