下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（）。
A. reg[3:0] sat//sat为4位寄存器
B. reg cnt//cnt为1位寄存器
C. reg[3:0] mymen[63:0]//mymen为64个4位寄存器的数组
D. reg[5:0] dig//dig为4位寄存器
在下列Verilog HDL运算符中，属于三目运算符的是（）。
A. &&
B. !==
C. ?:
D. ===
当a<0时，s的值是（）。assign s=(a>2)?1:(a<0)?2:0
A. 0
B. 1
C. 2
D. 其他
在Verilog中，下列语句哪个不是分支语句？（）
A. if...else
B. case
C. casez
D. repeat
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