题目内容

下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（）。

A. reg[3:0] sat//sat为4位寄存器
B. reg cnt//cnt为1位寄存器
C. reg[3:0] mymen[63:0]//mymen为64个4位寄存器的数组
D. reg[5:0] dig//dig为4位寄存器

查看答案

搜索结果不匹配？点我反馈

更多问题

A. &&
B. !==
C. ?:
D. ===

A. 0
B. 1
C. 2
D. 其他

A. if...else
B. case
C. casez
D. repeat

A. Verilog HDL可实现并行计算，C语言知识串行计算；
B. Verilog HDL语言可以描述电路结构，C语言仅仅描述算法；
C. Verilog HDL语言源于C语言，包括它的逻辑和延迟；
D. Verilog HDL可以编写测试向量进行仿真和测试。