硬件描述语言的缩写是( )

input a,b,c,d;assign high = {a,b,c,d};你觉得high是多少位最合适

我们这门课使用的HDL语言是

AHDL
B. VHDL
C. VERILOG
D. ABEL

verilog 的基本结构是：

A. 函数
B. 子程序
C. 模块
D. 实体

output [3:0] Tx ,定义Tx是一个4位的变量，若将其第2位置1，则代码为

A. assign Tx=1<<2;
B. assign Tx[2]=1;
C. assign Tx|=1<<2;
D. assign Tx=2;

下列关于verilog 语句正确的是

A. module x(a,b,c,d)input a,b;output c,d;assign c=a&b;assign d=a|b;endmodule
B. module x(a,b,c,d){input a,b;output c,d;assign c=a&b;assign d=a|b;}
C. module x(a,b,c,d);input a,b;output c,d;assign c=a&b;assign d=a|b;endmodule
D. module x(a,b,c,d);input a,b;output c,d;c=a&b;d=a|b;endmodule

下列VERILOG 语句无误的是：

A. module x(input a,b,output c,d);assign c=a&b;assign d=a|b;endmodule
B. module x(input a,input b,output c,output d);assign c=a&b;assign d=a|b;endmodule
C. module x(a,b,c,d);input a,b;output c,d;assign c=d;assign a=b;endmodule
D. module x(a,b,c,d);input a,b;output c,d;assign c=a&b; assign d=a|b;endmodule

将下两条语句位置调换，对结果不会有影响。 assign tmp = in1 & in2;assign out = ~tmp;

A. 对
B. 错

一段VERILOG代码，需要多次使用，则可将其单写为一个子模块，然后多次调用(实例化)，这样可以节省消耗的硬件资源

A. 对
B. 错

从assign sum=a&b;可以看出，a 和b 都是1个位的线网变量，对应电路上的1根线

A. 对
B. 错