若基准时钟CLK为24MHz，为了产生1Hz的时钟脉冲，我们使用一个寄存器对基准时钟脉冲CLK进行计数，计数器每一个时钟周期即1/（24×1000×1000）s计数一次，当计数器计数到十进制数6000000时，则刚好为0.25s，程序设计时定义分频计数器的语句正确的是：

A. reg[24:0] counter;
B. reg[23:0] counter;
C. reg[22:0] counter;
D. reg[21:0] counter;

在流水灯设计中，若原来输出数据是“11111100”表示点亮L1和L2，流水一次后输出的数据为“11110011”，则此时点亮的LED发光二极管为：

A. L1、L2
B. L3、L4
C. L5、L6
D. L7、L8

在流水灯设计中，若原来输出数据是“01111110”表示点亮L1和L8，流水两次后输出的数据为“11011011”，则此时点亮的LED发光二极管为：

A. L1、L8
B. L2、L7
C. L3、L6
D. L4、L5

在流水灯设计中，若原来输出数据是“00000001”表示点亮L1~L7、L8熄灭，流水三次后输出的数据为“00001000”，则此时点亮的LED发光二极管亮灭的状态为：

A. L1~L6点亮、L7熄灭、L8点亮
B. L1~L5点亮、L6熄灭、L7~L8点亮
C. L1~L4点亮、L5熄灭、L6~L8点亮
D. L1~L3点亮、L4熄灭、L5~L8点亮

奇分频得到的信号，占空比为（）？

A. 40%
B. 50%
C. 100%

一个电路的Verilog HDL模块的定义是以关键字开始，以关键字结束。

一个电路的Verilog HDL模块声明包括和。

除了endmodule语句外，每个语句的最后必须有结束符 。

用Verilog HDL描述的电路设计称为，即该电路的Verilog HDL模型。

Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z，其中0表示低电平状态，1表示高电平状态，X表示，Z表示 。