A. 对 B. 错
A. VHDL B. Verilog HDL C. 汇编语言 D. C语言
A. reg[3:0] sat//sat为4位寄存器 B. reg cnt//cnt为1位寄存器 C. reg[3:0] mymen[63:0]//mymen为64个4位寄存器的数组 D. reg[5:0] dig//dig为4位寄存器
A. && B. !== C. ?: D. ===
A. 0 B. 1 C. 2 D. 其他
A. if...else B. case C. casez D. repeat
A. Verilog HDL可实现并行计算，C语言知识串行计算； B. Verilog HDL语言可以描述电路结构，C语言仅仅描述算法； C. Verilog HDL语言源于C语言，包括它的逻辑和延迟； D. Verilog HDL可以编写测试向量进行仿真和测试。
A. 在过程赋值语句中表达式左边的信号一定是寄存器类型； B. 过程块中的语句一定是可综合的； C. 在过程块中，使用过程赋值语句给wire赋值不会产生错误； D. 过程赋值语句以关键词assign为先导
A. 1s B. 2s C. 0.5s D. 0.1s
A. 12000000 B. 24000000 C. 6000000 D. 3000000
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